Fehlersuche und Neurouting für KiCad-Layout

KiCad-Layout Rev B: Fehlersuche + Neurouting

6-Lagen-Board (Dual-STM32H7S3, Automotive Ethernet)

Freelance-Auftrag · Layout & Signalintegrität · Angebot mit Aufwandsschätzung erbeten

Wir haben ein gefertigtes 6-Lagen-Board und lassen es in eine korrigierte Revision B gehen: 106 × 34 mm, 208 Positionen, 2 × STM32H7S3 im TFBGA225 mit 0,8 mm Pitch, ein TJA1102A 100BASE-T1 Dual-PHY, Octa-NOR-Flash an XSPI, USB-C mit USB-PD, BLE-Modul. Schaltplan und Netzliste stehen — gesucht ist Layout-Arbeit und Ursachensuche.

Der Anlass: zwei Bauteile funktionieren auf dem gefertigten Board nicht

Der Ethernet-PHY läuft überhaupt nicht an — kein Management-Zugriff, kein Referenztakt, auf keinem der beiden Ports. Firmware, Pin-Zuordnung, Footprint-Geometrie und Strapping sind vollständig durchgeprüft und in Ordnung; es bleibt die Elektrik und das Layout. Hier wollen wir deine eigene Ursachensuche, nicht nur die Ausführung einer Liste.

Beim BLE-Modul ist die Ursache gefunden — die Landfläche hatte die Pads auf den falschen Kanten, korrigiert. Dort geht es darum, beim Neurouten zu prüfen, ob noch ein zweiter Fehler dahintersteckt.

Weitere Aufgaben
1. Vier korrigierte Landflächen ins PCB übernehmen und die betroffenen Bereiche neu routen. Die Footprints sind fertig und gegen die Hersteller-Zeichnungen geprüft.

2. Ein Bauteil umplatzieren und den Fan-out neu ziehen. An der jetzigen Position ist die Ausfädelung nachweislich nicht auflösbar — das Bauteil sitzt über einem dicht belegten Buskanal auf einer Innenlage. Eine Floorplan-Entscheidung, mit Nacharbeit in der Nachbarschaft.

3. Versorgung: Strombelastbarkeit aller Versorgungsnetze nach IPC-2221 nachweisen, Spannungsabfall unter 50 mV, Anbindung und Via-Dimensionierung in Ordnung bringen, Thermal-Via-Array unter dem PHY.

4. Impedanzkontrolliertes Routing auf dem Stackup JLCPCB JLC06161H-3313: XSPI 50 Ω single-ended, USB-HS 90 Ω differentiell, 100BASE-T1 100 Ω differentiell, Feinabgleich über den JLCPCB-
Impedanzrechner. Dazu GND-Stitching an den Lagenwechseln, saubere Referenzlagen und Abblockung direkt an den BGA-Versorgungsbällen.

5. Differentielle Paare als gekoppelte Paare führen, über durchgehender Masse — inklusive der Netzklassen-Zuordnung, nicht nur des Kupfers.

6. Signalrouting von den Masselagen nehmen, damit die schnellen Busse ihre Referenzfläche zurückbekommen.

7. Eigener Review von Schaltplan und Layout. Wir wollen, dass du selbst nach Fehlern suchst und uns sagst, was du findest — auch was nicht auf unserer Liste steht.
Rahmen

Abgabe
DRC 0 Fehler / 0 unconnected / 0 schematic-parity, geprüft mit allen Severities · ERC 0 · Stackup unverändert · Fertigungsdaten neu exportiert

Tools
KiCad 10 zwingend — das Projekt liegt im Dateiformat 20260206, ältere Versionen öffnen es nicht, und eine Konvertierung nach Altium oder Eagle wollen wir nicht. Dazu der JLCPCB-Impedanzrechner.

Anforderungen
BGA-Escape bei 0,8 mm Pitch · impedanzkontrollierte Mehrlagen-Stackups · Erfahrung mit Signalintegrität und Fehlersuche am Layout · möglichst 100BASE-T1 / Automotive Ethernet · Deutsch oder Englisch

Unterlagen
Nach Erstkontakt schicken wir das vollständige KiCad-Projekt mit dem Lastenheft und den Datenblättern der betroffenen Bauteile.

Bitte melde dich mit einer kurzen Aufwandsschätzung.

Zwei Stellen habe ich stillschweigend repariert: im PDF-Textextrakt stand „FloorplanEntscheidung" und „NetzklassenZuordnung" — das sind Trennstrich-Artefakte aus dem Zeilenumbruch, hier wieder als „Floorplan-Entscheidung" und „Netzklassen-Zuordnung". Sonst ist der Wortlaut unverändert.